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Stage 6 mois : Verification System on Chip en langage System Verilog

Stage 6 mois : Verification System on Chip en langage System Verilog
Parue le : 06/11/2013

Détail de l'offre
Métier
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Poste
Stage 6 mois : Verification System on Chip en langage System Verilog
Site
Le Mans
Contrat
Stage
Date de publication
06/11/2013
Date limite de réponse
14/02/2014
Informations offre
Le projet
Le stage se déroule au sein d’une équipe Développement STMicroelectronics du site du Mans, en charge des tests de vérification sur des circuits intégrés dédiés à l’automobile. La vérification SOC consiste à tester le bon fonctionnement du circuit avant sa réalisation physique.

Vous serez en charge de réaliser des modules de test en langage System Verilog en suivant la méthodologie UVM.

Pour cela, vous serez amené à :

- Appréhender l’environnement de test existant,

- Développer et modifier les tests de vérification,

- Exécuter et débugger les tests,

- Présenter les résultats à l’équipe du Mans.

A la fin de votre stage, vous aurez acquis des compétences dans les domaines suivants :

- Vérification de circuits intégrés digitaux,

- Connaissance des langages System Verilog et UVM dans l’industrie de micro-électronique appliqué à l’automobile



Durée du stage : 6 mois
Profil recherché
Connaissances de l’informatique : Programmation objet, System Verilog et base d’UVM

Connaissances du domaine d’activité : Micro-Electronique et SOC design

Assez bonne communication en anglais

3ème année Ecole d’ingénieurs , Bac +5

Je Postule : http://st.mycvthequehq.com





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